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基于FPGA的三相函数信号发生器设计

时期:2022-01-04 06:46 点击数:
本文摘要:仿真函数信号发生器输入波形易受输出波形的影响,难以实现后移互为掌控,后移互为角度随所接阻抗和时间等因素的影响而产生飘移,频率、幅度的调节皆倚赖电位器构建,因此精度无法确保,也很难超过失望的效果。基于FPGA的数字式三相信号发生器,精度较高,后移互为掌控便利,构建频率为1Hz~10MHz、幅度0.1~10V,分辨率为1,频率和幅度的调节均可程控的三相函数信号发生器。系统还具备输入灵活性、更容易系统升级等优点。

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仿真函数信号发生器输入波形易受输出波形的影响,难以实现后移互为掌控,后移互为角度随所接阻抗和时间等因素的影响而产生飘移,频率、幅度的调节皆倚赖电位器构建,因此精度无法确保,也很难超过失望的效果。基于FPGA的数字式三相信号发生器,精度较高,后移互为掌控便利,构建频率为1Hz~10MHz、幅度0.1~10V,分辨率为1,频率和幅度的调节均可程控的三相函数信号发生器。系统还具备输入灵活性、更容易系统升级等优点。

  1函数信号发生器的原理  基于DDS原理,频率掌控字M和振幅掌控字P分别掌控DDS输入波形的频率和振幅。振幅累加器是整个波形产生的核心,它有一个累加器和一个N位振幅寄存器构成。每来一个时钟脉冲,振幅寄存器以步长M减少,如图1右图。

振幅寄存器的输入与振幅掌控字相乘,其结果作为波形查询表的地址。波形查询表由ROM包含,内部存在一个原始周期的波形的数字幅度信息,每个查询的地址对应波形中0~360范围的一个振幅点。查询表格输出的地址信息同构达成协议波形幅度信号,同时输入到数模转换器的输出段,DAC输入的模拟信号经过程控滤波器,可获得一个频谱洁净的波形。    振幅寄存器每经过2N/M个fc时钟周期后返回初始装有状态,适当地波形排序经过一个循环返回初始方位,DDS输入一个波形。

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输入的波形周期为Tout=(2N/M)Tc,频率为    DDS的大于分辨率为fmin=fc/2N,当M=2N-l(即一个周期内只所取两个点)时,DDS最低的基波制备频率为foutmax=fc/2,根据采样定理,这在理论上是不切实际的,考虑到失真度的问题,所取i(i》2)个点,则最低频率为当M=2N-3时,foutmax=fc/i。  2系统总体设计  系统由单片机掌控模块、FPGA波形产生模块、数模转换模块、滤波输出模块、触摸屏输出和液晶显示模块构成,单片机掌控FPGA产生输出频率和相位差的三相正弦波、方波、三角波和锯齿波,经过D/A切换后滤波输入,三相波形的幅度也由单片机通过转变D/A的参照电压掌控。明确系统框图,如图2右图。    FPGA部分明确框图,如图3右图,基于DDS原理,主要由振幅累加器、正弦波ROM查询表格、方波发生器、三角波发生器、锯齿波发生器和波形自由选择模块构成。

根据单片机设置光波值调整三相波形的相位差,波形自由选择也由单片机掌控。    2.1方波模块设计  为了对波形频率准确掌控,有所不同频率段必须有所不同的输出频率。

项目设计中使用50MHz外部有源晶振,利用FPGA内部锁相环将频率瞄准在40.96MHz,然后该频率展开10MHz,100MHz,1000MHz,10000MHz,如图4右图,这样就获得了5个有所不同的频率区间,最后通过5中选1数据选择器由单片机自由选择所必须的时钟频率。时钟频率与输入波形频率之间明确关系,如表格l右图。


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